TOP module SYSTEM VERILOG

SYSTEM VERILOG Сode top module

Интересная часть кода verillog под Quartus II

Сверху пропущены порты взаимодействия с внешним миром.
Строки 1-26 порты взаимодействия с памятью DRAM размещенной на кристале и созданой Qsys. Через неё ПЛИС переправляет данные на Linux.

В том модуле задействованы следующие подмодули:
pll_0002 pll_inst  — синтезирует из 50 MHz 20 MHz;
command — разбирает полученную команду с регистра COM-porta, в значение служебных регистров.
generete_row_and_col_for_cheap — Генерирует сигналы управления для чипа
SPI  — передает полученную команду на ЦАПы по SPI

55-61 Синтез частоты для АЦП и опроса пикселей.
64-70 Синтез частоты для  SPI
72-98 Здесь 8-битная шина АЦП преобразуется в 64 битные слова памяти.
113-121 выбор АЦП и разрядов АЦП
101-105 — первые два байта в строке, которая записывается в память, Это номер строки.
107-108  — конец строки в пакете помечается 255. Здесь прописано принудительное условие, что это 316 пиксель.
110-111 принудительное замена значения АЦП 255 на 254 для освобождения 255 для конца строки.

Строка 27 служит для вывода регистров на LED. Выбор регистра осуществляется кнопками.

Ссылка на проект Quartus c этим кодом.

Добавить комментарий

Ваш e-mail не будет опубликован. Обязательные поля помечены *