SPI module verilog

НА плате установлены последовательно 3 ЦАП последовательно подключенные по SPI интерфесу. ЦАПы AD5685.

Входящий сигнал adressN определяет в какой регистр будет записываться команда.

Входящий сигнал [7:0]adress четыре байта команд и четыре бита, определяющий в какой из каналов ЦАП запишется значение.

[13:0] Data — значение которое запишется непосредственно в ЦАП.

[1:0] Два последних бита, которые зарезервированы под 16 битные ЦАПы, но используются для некоторых команд.

18 строка. SR-триггер который взводиться при приходе сигнала data_ready_in_clk и обнуляется  при приходе сигнала R. Пока триггер взведен происходит передача пакета по SPI.

 

Добавить комментарий

Ваш e-mail не будет опубликован. Обязательные поля помечены *